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　　2 系统的FPGA实现

　　系统主要分为编译码和调制解调两大部分，下面分别叙述这两部分的原理及设计。

　　2．1 卷积编码与Viterbi译码的FPGA实现

　　2．1．1 （2，1，7）卷积编码

　　典型的（n,m,k）卷积码编码器是指输入位数为m、输出位数为n、约束长度为k的卷积码编码器，其编码速率为m/n。一个（2，1，7）的卷积编码器如图2所示，可用六个移位寄存器实现。

　　2．1．2 Viterbi译码

　　Viterbi译码算法是Viterbi于1967年提出的一种概率译码算法。其主要思想就是最大似然译码。译码时，将接收序列与根据编码产生的网格图上面的所有路径进行比较，求出其汉明距离或欧式距离，选出具有最小距离的路径，那么这条路径上的序列与发送序列相同的可能性最大。在AWGN信道中，当使用欧式距离时，Viterbi算法的性能最好。因此，这种算法是最优最大似然译码算法。Viterbi译码器分为硬判决译码器和软判决译码器，软判决译码器与硬判决译码器相比有2～3dB的增益，而译码器结构复杂度增加不大。

　　由Viterbi算法的基本原理可得典型的Viterbi译码器，如图3所示。

　　分支路径度量产生单元BMG（Branch Metric Generate）用于产生接收序列与状态转移分支上编码输出数据之间的距离。令长度为n的接收信号为R=(r1,…rn)，与之相应的发送信号为C=（c1,…cn）。因为具有最小欧式距离的路径也就是具有最大相关的路径，所以定义分支路径上的度量为：由于此分支路径度量没有平方运算，所以可将状态转移分支上的编码输出数据存储在查找表内，这样只需进行加减和查表运算，大大减小了实现的复杂程度。以上计算公式中数值为连续值，而本设计采用的是软判决译码器，故只需对输入的接收信号进行均匀量化即可（量化比特数为q）。