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　　全球电子设计创新领先企业Cadence设计系统公司，宣布推出28纳米的可靠数字端到端流程，推动千兆门/千兆赫系统级芯片(SoC)设计，在性能与上市时间方面都有着明显的优势。在Cadence的硅实现方法的驱动下，在统一化设计、实现与验证流程中，通过技术集成和对核心架构与算法大幅改进，基于Encounter的全新流程提供了更快、更具决定性的途径实现千兆门/千兆赫硅片。通过与Cadence的模拟/混合信号与硅/封装协同设计领域的无缝综合，新的数字28纳米流程让设计师能够全局考虑整个芯片流程，在高性能、低功耗、混合信号甚至面向移动与多媒体SoC的3D-IC设计关键成功因素方面实现重大突破。

　　即将上市的这种新流程支持Cadence的硅实现方法，专注于独一无二且普遍深入的设计意图、提取与从RTL到GDSII，然后到封装。硅实现是EDA360构想的一个关键组成部分。

　　“28纳米工艺技术对设计人员来说既是重大的机遇也是严峻的挑战，在功率、性能以及尺寸方面都具有优势，但是也面临工艺变化和新制造效应的挑战，”创意电子公司设计与开发部门主管Albert Li说，“我们采用了Cadence的数字端对端流程用于我们首个28纳米设计，因为Cadence公司的提供的千兆门级/千兆赫设计能力和先进工艺节点技术正是我们公司为客户提供服务所需要的。使用Cadence的数字端对端流程，我们公司不仅能够处理28纳米设计的复杂布局布线、多变性以及制造要求，还能够在合理的设计周期时间内应对100+百万门级的设计。最终可以提高我们公司的生产力并能帮助我们更好地预测服务的交付进度。”

　　这种新流程使高级工艺节点不用再为复杂性而妥协，可以优化28纳米的复杂设计，为高级SoC开发提供一个途径，使其能实现在更小工艺尺寸下的成本优势。流程功能的关键是统一基于意图、提取和聚合的数字设计、实现与验证。

　　提升统一意图的功能包括：

　　• 完整、可靠的28纳米设计规则意图(电学、物理、DFM)和早期的提前权衡分析，通过智能导孔与引脚密度优化，提供运行时间方面的两倍提升。

　　• 早期时钟拓扑意图捕捉和规划使用物理信息智能优化时钟门控，并在设计的合成过程中平衡时钟树。

　　提高提取的功能包括：

　　• 突破性的数据提取技术能够让整个逻辑模块被简单而精确地建模，并在逻辑与物理方面进行优化，提高千兆门级的可升级性与设计效率。

　　• 支持分层低功耗和基于OpenAccess混合信号的快速/细节提取，以保证IP和高级SoC快速集成。

　　更快的设计收敛通过如下功能实现：

　　• 注重物理考量的pre-mask ECO使困难的功能性ECO操作自动化，使设计收敛速度大大加快，并显著地缩短了设计周期。

　　• 突破性的设计内高级分析架构，提供超快、一步式信号完整性与设计流程中的时序分析收敛，实现高效设计收敛。

　　• 精确的全混合信号静态时序分析与时序驱动式优化，减少模拟与数字设计团队之间的反复工作。

　　• 全新、带有统一意图、提取和收敛、全面集成的3D-IC/功能，跨越数字、全定制与封装设计，如今可实现优化的性能、尺寸、成本与功率。

　　“28纳米设计的复杂性以及对复杂千兆门/千兆赫设计的支持需要，都要求一种综合的端到端流程，”Silicon Realization产品市场部高级经理David Desharnais说。“我们独一无二的硅实现方法让我们的客户推进其SoC设计到新的层次，从而为新一代的多媒体、通信与计算应用提供功能最强的芯片。今天我们公布的28纳米全面数字硅实现流程是朝着EDA360构想的实现又迈出了一大步。”

　　基于Encounter的硅实现数字端到端流程所包含的技术有;Encounter RTL Compiler Encounter Digital Implementation System, Encounter Conformal 技术、, Encounter Test、 Encounter Timing System、 Cadence QRC Extraction, Encounter Power System 和 Encounter DFM技术。