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　　电源网格的IR压降和地线反弹

　　引起VDD网络上IR压降的原因是，晶体管或门的工作电流从VDD I/O引脚流出后要经过电源网格的RC网络，从而使到达器件的VDD电压有所下降。地线反弹现象与此类似，电流流回VSS引脚时也要经过RC网络，从而导致到达器件的VSS电压有所上升。更加精细的设计工艺和下一代设计技术使新的设计在IR压降或地线反弹方面要承受更大的风险。电源网格上的IR压降主要影响时序，它会降低门的驱动能力，增加整个路径的时延。一般情况下，供电电压下降5%会使时延增加15%以上。时钟缓冲器的时延会由于IR压降增加1倍以上。当时钟偏移范围在100ps内时，这样的时延增幅将是非常危险的。可以想象一下集中配置的关键路径上发生这种未期而至的延时会出现什么样的情景，显然，设计的性能或功能将变得不可预测。理想情况下，要想提高设计精度，其时序计算必须考虑最坏情况下的IR压降。

　　电源网格分析方法主要有静态和动态两种方法。

　　静态电源网格分析

　　静态电源网格分析法无需额外的电路仿真即能提供全面的覆盖。大多数静态分析法都基于以下一些基本概念：

　　1．提取电源网格的寄生电阻；

　　2．建立电源网格的电阻矩阵；

　　3．计算与电源网格相连的每个电阻或门的平均电流；

　　4．根据晶体管或门的物理位置，将平均电流分配到电阻矩阵中；

　　5．在每个VDD I/O引脚上将VDD源应用到矩阵；

　　6．利用静态矩阵解决方案计算流经电阻矩阵的电流和IR压降。

　　由于静态分析法假设VDD和VSS之间的去耦电容足够滤除IR压降或地线反弹的动态峰值，因此其结果非常接近电源网格上动态转换的效果。

　　静态分析法的主要价值体现在简单和全面覆盖。由于只需要电源网格的寄生电阻，因此提取的工作量非常小。而且每个晶体管或门都提供对电源网格的平均负载，因此该方法能够全面覆盖电源网格，但它的主要挑战在于精度。静态分析法没有考虑本地动态效应和封装传导效应（Ldi/dt），如果电源网格上没有足够的去耦电容，那么这二者都会导致进一步的IR压降和地线反弹。

　　动态电源网格分析

　　动态电源网格分析法不仅要求提取电源网格的寄生电阻，还要求提取寄生电容，并要完成电阻RC矩阵的动态电路仿真。动态电源网格分析法的典型步骤是：

　　1．提取电源网格的寄生电阻和电容；

　　2．提取信号网络的寄生电阻和电容；

　　3．提取设计网表；

　　4．根据提取的寄生电阻、电容值和网表生成电路网表；

　　5．依据仿真向量集执行电路仿真，主要仿真晶体管或门的动态转换以及该转换对电源网格的影响。

　　动态分析法的主要价值体现在它的精度。由于分析的依据是电路仿真，IR压降和地线反弹结果将是非常精确的，并考虑了本地动态效应和封装传导效应。

　　但动态分析法面临的挑战也是十分艰巨的，原因在于：

　　1. 寄生提取要求非常高，因为需要提取电源网格的电阻和电容以及（至少）信号网络的电容。

　　2. 电路仿真的对象非常多，会使电路仿真引擎满负荷工作。

　　3. 用作激励信号的向量集在决定输出质量时起着重要的作用。如果没有采用完整的测试向量集，那么结果将是令人怀疑的，因为电源网格的某些部分可能没有被仿真到。

　　4. 最后，由于单个电源网格就有如此多的考虑因素，基于全面动态仿真的电源网格分析法将难以适应设计规模的进一步增加。

　　许多追求动态效应的电源网格分析法必须求助于RC压缩技术才能管理大量的仿真数据，然而这样做与动态分析法的主要价值－高精度是互相矛盾的。电源网格的RC压缩化会导致分析结果的精度下降，甚至会掩盖真正的EMI问题。

　　电迁移和全芯片EMI分析

　　电源网格的电迁移是由流经金属线与通孔的平均电流引起的一种直流现象。这是深亚微米电源网格设计中出现的另外一种重要问题。大电流密度与窄线宽会引起EMI，而由EMI造成的故障可能是灾难性的。这些故障一般都发生在用户那儿，此时芯片早已安装在系统中的基板上了，如果真的出问题，就可能会导致设计被召回。

　　虽然EMI可能会造成电源网格中的电路开路或短路，但最常见的影响还是电源网格路径中电阻值的增加，由此引起IR压降或地线反弹，从而影响到芯片的时序。这也是一个设计为什么最初工作正常且符合规范，但后来发生故障的原因所在。EMI设计的指导性依据是平均电流水平，其实最终还是取决于信号线电容。

　　因此精确的EMI预测需要正确的电容信息。此外，由于设计中的金属线会有高度变化，金属有不同级别的材料属性，因此每个金属层都会有不同的故障标准，所以确定整个芯片上有潜在EMI问题的所有区域的唯一方法是进行全芯片分析。

　　业界常用Black定律预测金属线的平均无故障时间，主要参数是金属线旁边所示的平均电流密度J。平均数据越精确，MTTF的估测效果就越好。为了得到最精确的数据信息，往往需要在设计中使用大量的向量。同时必须测得每根金属线的平均电流，然后除以线的宽度和厚度。这对构造芯片来说显然是不可能做到的，也无法用电路仿真实现。

　　替代昂贵的晶体管级仿真的另外一种方法是利用门级或更高层工具从活动信息中获取以触发数据形式出现的平均电流。触发数据其实只是一个门在上千个时钟的仿真周期内完成高低电平切换的次数。将这些触发数据除以时钟周期数就可以得到活动信息。例如，一个存储器电路的内核的活动性可能是0.02%，而一个数据路径可能接近5%。对与电源网格相连的晶体管来说，这些因子可以转换成平均电流信息。

　　当然，设计师必须判断整个电源网格上流动的平均电流，以便评估给定设计的可靠性风险。只是判断被隔离了的模块平均行为是不够的，因为模块在全芯片流程中可能只是周期性的工作。此外，即使对电源网格中的一部分作改动也会对全局有影响。数据压缩也是不能使用的，因为数据压缩本身可能会掩盖某些真正的EMI问题。因此除非整个芯片作为一个实体得到了全面的验证，否则仍然存在EMI预测精度不足的风险。任何用作该用途的工具必须具备分析百万个电阻网络的能力。

　　电源网格分析现已成为出带之前一个关键的设计验证部分。由于IR压降、地线反弹和EMI的存在，IC电源分配系统的设计变得异常复杂。在较早以前，对电源网格进行DRC、LVS和手工计算即可确保得到一个完美的电源网格设计，花较多的精力设计电源网格在当时被认为是一种可以接受的解决方案。而在当今激烈竞争的市场上，过多地考虑电源网格会导致良品率下降，设计缺乏竞争性，而考虑欠妥也会导致出带失败、流片反复和代价高昂的现场故障－终究无法两全其美。